プロセッサアーキテクチャ

背景

半導体の微細化に伴い， プロセッサの高速化技術においても新たな岐点を迎えている。 従来はゲート遅延が支配的であったため微細化により高クロックを実現できたが， 徐々に配線遅延が支配的となり，主記憶等の相対的な速度低下により 高速化も頭うちとなりつつある。一方でスーパスケーラやSIMD命令などの ILPに基づく高速化技術が期待を集めたが，多くのプログラムに明示的な 命令並列性が少なかったことやメモリスループットなどの資源的制約により， 大きな効果は得られていない。

そこで当研究室では，再利用技術に基づく高速プロセッサを提案し，この研究を 行っている。再利用は命令区間を多入力多出力の複合命令として捉え， 複合命令の過去の実行結果を記録しておくことで，同一入力による 当該複合命令の実行自体を省略する高速化技術である。

再利用

我々の実行モデルが想定する再利用機構の概要を示す． プロセッサは，命令区間の実行開始時に L2RB を参照して入力一致比較を行う （reuse test）．この結果，入力が完全に一致したエントリが見つかれば， 当該エントリに対応する出力を L2RB からキャッシュおよびレジスタに書き戻し （write back），命令区間の実行を省略する．一方一致しなかった場合には， IORB に入出力セットを登録しながら命令区間を実行し，終了時に IORB の内容を L2RB に格納して（store）後に再利用ができるようにする．

ここで再利用表，特に L2RB における入力一致比較のための連想検索コストが， 再利用に要するオーバヘッドの大部分を占める．よって L2RB は，連想検索を 高速に行える必要がある．本機構では この L2RB を中容量の汎用CAM（Content-Addressable Memory）を用いて 構成することを想定しており，これにより再利用オーバヘッドを 比較的小さく抑えることができる．

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